32: {
33: out_h(SYSTEM_PRCR, 0xA503); /* Register Protect Disable */
34:
39:
40: out_h(SYSTEM_PLLCR, 0x1A01); /* PLL 8MHz/2*13.5=54MHz */
41: out_b(SYSTEM_PLLCR2, 0x00); /* Enable PLL */
43:
44: out_h(SYSTEM_UPLLCR, 0x0B11); /* UPLL 8MHz/1*6=48MHz */
45: out_b(SYSTEM_UPLLCR2, 0x00); /* Enable UPLL */
53: out_w(SYSTEM_SCKCR, 0x50860100); /* ICLK=PCLKA=PCLKD:54MHz,PCLKB:27MHz,UCLK:48MHz,FCLK:1.6875MHz */
54: out_h(SYSTEM_SCKCR3, 0x0400); /* Select PLL */
55:
57:
58: out_h(SYSTEM_PRCR, 0xA500); /* Register protect Enable */
59: