| mtkernel_3/lib/libtk/sysdepend/cpu/core/rxv2/ipr_index.c | bare source | permlink (0.01 seconds) |
1: /* 2: *---------------------------------------------------------------------- 3: * micro T-Kernel 3.00.01 4: * 5: * Copyright (C) 2006-2020 by Ken Sakamura. 6: * This software is distributed under the T-License 2.2. 7: *---------------------------------------------------------------------- 8: * 9: * Released by TRON Forum(http://www.tron.org) at 2020/05/29. 10: * 11: *---------------------------------------------------------------------- 12: */ 13: 14: #include <sys/machine.h> 15: #ifdef CPU_CORE_RXV2 16: 17: /* 18: * ipr_index.c 19: * 20: * IPR register index table (RXv2 Core) 21: */ 22: 23: #include <tk/tkernel.h> 24: 25: EXPORT const H IPR_index[]={ 26: 0, // 16: BSC BUSERR 27: -1,-1,-1,-1,-1,-1, // 17 - 22 28: 2, // 23: FCU FRDYI 29: -1, -1, -1, // 24 - 26 30: 3, // 27: ICU SWINT 31: 4, // 28: CMT0 CMI0 32: 5, // 29: CMT1 CMI1 33: 6, // 30: CMT2 CMI2 34: 7, // 31: CMT3 CMI3 35: 32, // 32: CAC FERRF 36: 33, // 33: MENDF 37: 34, // 34: OVFF 38: -1, // 35: -- 39: 36, // 36: USB0 D0FIFO0 40: 37, // 37: D1FIFO0 41: 38, // 38: USBI0 42: -1, // 39: -- 43: 40, // 40: SDHI SBFAI 44: 41, // 41: CDETI 45: 42, // 42: CACI 46: 43, // 43: SDACI 47: 44, // 44: RSPI0 SPEI0 48: 44, // 45: SPRI0 49: 44, // 46: SPTI0 50: 44, // 47: SPII0 51: -1,-1,-1,-1, // 48 - 51 52: 52, // 52: CAN COMFRXINT 53: 53, // 53: RXFINT 54: 54, // 54: TXINT 55: 55, // 55: CHERRINT 56: 56, // 56: GLERRINT 57: 57, // 57: DOC DOPCF 58: 58, // 58: CMPB CMPB0 59: 59, // 59: CMPB1 60: 60, // 60: CTSU CTSUWR 61: 60, // 61: CTSURD 62: 60, // 62: CTSUFN 63: 63, // 63: RTC CUP 64: 64, // 64: ICU IRQ0 65: 65, // 65: IRQ1 66: 66, // 66: IRQ2 67: 67, // 67: IRQ3 68: 68, // 68: IRQ4 69: 69, // 69: IRQ5 70: 70, // 70: IRQ6 71: 71, // 71: IRQ7 72: -1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1, // 72 -87 73: 88, // 88: LVD/CMPA LVD1/CMPA1 74: 89, // 89: LVD2/CMPA2 75: 90, // 90: USB0 USBR0 76: 91, // 91: VBATT VBTLVDI 77: 92, // 92: RTC ALM 78: 93, // 93: PRD 79: -1,-1,-1,-1,-1,-1,-1,-1, // 94 - 101: -- 80: 102, // 102: S12AD S12ADI0 81: 103, // 103: GBADI 82: 104, // 104: CMPB1 CMPB2 83: 105, // 105: CMPB3 84: 106, // 106: ELC ELSR18I 85: 107, // 107: ELSR19I 86: 108, // 108: SSI0 SSIF0 87: 108, // 109: SSIRXI0 88: 108, // 110: SSITXI0 89: 111, // 111: Security RD 90: 111, // 112: WR 91: 113, // 113: Error 92: 114, // 114: MTU0 TGIA0 93: 114, // 115: TGIB0 94: 114, // 116: TGIC0 95: 114, // 117: TGID0 96: 118, // 118: TCIV0 97: 118, // 119: TGIE0 98: 118, // 120: TGIF0 99: 121, // 121: MTU1 TGIA1 100: 121, // 122: TGIB1 101: 123, // 123: TCIV1 102: 123, // 124: TCIU1 103: 125, // 125: MTU2 TGIA2 104: 125, // 126: TGIB2 105: 127, // 127: TCIV2 106: 127, // 128: TCIU2 107: 129, // 129: MTU3 TGIA3 108: 129, // 130: TGIB3 109: 129, // 131: TGIC3 110: 129, // 132: TGID3 111: 133, // 133: TCIV3 112: 134, // 134: MTU4 TGIA4 113: 134, // 135: TGIB4 114: 134, // 136: TGIC4 115: 134, // 137: TGID4 116: 138, // 138: TCIV4 117: 139, // 139: MTU5 TGIU5 118: 139, // 140: TGIV5 119: 139, // 141: TGIW5 120: 142, // 142: TPU0 TGI0A 121: 142, // 143: TGI0B 122: 142, // 144: TGI0C 123: 142, // 145: TGI0D 124: 146, // 146: TCI0V 125: 147, // 147: TPU1 TGI1A 126: 147, // 148: TGI1B 127: 149, // 149: TCI1V 128: 149, // 150: TCI1U 129: 151, // 151: TPU2 TGI2A 130: 151, // 152: TGI2B 131: 153, // 153: TCI2V 132: 153, // 154: TCI2U 133: 155, // 155: TPU3 TGI3A 134: 155, // 156: TGI3B 135: 155, // 157: TGI3C 136: 155, // 158: TGI3D 137: 159, // 159: TCI3V 138: 160, // 160: TPU4 TGI4A 139: 160, // 161: TGI4B 140: 162, // 162: TCI4V 141: 162, // 163: TCI4U 142: 164, // 164: TPU5 TGI5A 143: 164, // 165: TGI5B 144: 166, // 166: TCI5V 145: 166, // 167: TCI5U 146: -1, -1, // 168 - 169 147: 170, // 170: POE OEI1 148: 171, // 171: OEI2 149: -1, -1, // 172 - 173 150: 174, // 174: TMR0 CMIA0 151: 174, // 175: CMIB0 152: 174, // 176: OVI0 153: 177, // 177: TMR1 CMIA1 154: 177, // 178: CMIB1 155: 177, // 179: OVI1 156: 180, // 180: TMR2 CMIA2 157: 180, // 181: CMIB2 158: 180, // 182: OVI2 159: 183, // 183: TMR3 CMIA3 160: 183, // 184: CMIB3 161: 183, // 185: OVI3 162: -1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1, // 186 - 197 163: 198, // 198: DMAC DMAC0I 164: 199, // 199: DMAC1I 165: 200, // 200: DMAC2I 166: 201, // 201: DMAC3I 167: -1, // 202: -- 168: -1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1, // 202 - 213 169: 214, // 214: SCI0 ERI0 170: 214, // 215: RXI0 171: 214, // 216: TXI0 172: 214, // 217: TEI0 173: 218, // 218: SCI1 ERI1 174: 218, // 219: RXI1 175: 218, // 220: TXI1 176: 218, // 221: TEI1 177: 222, // 222: SCI5 ERI5 178: 222, // 223: RXI5 179: 222, // 224: TXI5 180: 222, // 225: TEI5 181: 226, // 226: SCI6 ERI6 182: 226, // 227: RXI6 183: 226, // 228: TXI6 184: 226, // 229: TEI6 185: 230, // 230: SCI8 ERI8 186: 230, // 231: RXI8 187: 230, // 232: TXI8 188: 230, // 233: TEI8 189: 234, // 234: SCI9 ERI9 190: 234, // 235: RXI9 191: 234, // 236: TXI9 192: 234, // 237: TEI9 193: 238, // 238: SCI12 ERI12 194: 238, // 239: RXI12 195: 238, // 240: TXI12 196: 238, // 241: TEI12 197: 242, // 242: SCIX0 198: 243, // 243: SCIX1 199: 244, // 244: SCIX2 200: 245, // 245: SCIX3 201: 246, // 246: RIIC0 EEI0 202: 247, // 247: RXI0 203: 248, // 248: TXI0 204: 249, // 249: TEI0 205: -1,-1,-1,-1,-1,-1, // 250 - 255 206: }; 207: 208: #endif /* CPU_CORE_RXV2 */